MT41J128M16JT-107: Ficha técnica de los ICs 2G 128Mx16 DDR3 de la COPITA de K

MT41J128M16JT-107: Registro de la COPITA 2G 128Mx16 DDR3MULTIPURPOSE de K

1.Features

VDD = VDDQ = 1.5V ±0.075V
• 1.5V centro-terminó la entrada-salida de vaivén
• Estroboscópico bidireccional diferenciado de los datos
•arquitectura del prefetch 8n-bit
• Entradas de reloj diferenciado (CK, CK#)
• 8 bancos internos
• Terminación nominal y dinámica del en-dado (ODT) para los datos, el estroboscópico, y las señales de la máscara
• CAS programable LEYÓ el estado latente (el CL)
• Estado latente aditivo fijado de CAS (AL)
• CAS programable ESCRIBE el estado latente (CWL) basó el ontCK
• Longitud estallada fija (BL) de 8 y de la tajada de la explosión (porque) de 4 (vía el sistema de registro de modo [SEÑORA])
• BC4 o BL8 a elección simultáneamente (OTF)
• El uno mismo restaura modo
•TC de 0°C a 95°C- 64ms, ciclo 8192 restaurar en 0°C a 85°C- 32ms, ciclo 8192 restaurar en 85°C a 95°C
• El uno mismo restaura la temperatura (SRT)
• El uno mismo automático restaura (radar de vigilancia aérea
• Nivelación Write
• Registro multiusos
• Calibración del conductor de la salida

descripción 2.Functional
DR3 SDRAM utiliza una arquitectura doble de la tarifa de datos para alcanzar la operación de alta velocidad. La arquitectura doble de la tarifa de datos es una arquitectura 8n-prefetch con un interfaz diseñado para transferir dos palabras de datos por ciclo de reloj en los pernos de la entrada-salida. Una sola lectura o writeoperation para el DDR3 SDRAM consiste en con eficacia un solo 8n-bit-wide, transferencia de datos del cuatro-reloj-ciclo en la base interna de la COPITA y ocho la correspondencia n-pedazo-ancha, transferencias de datos del uno-mitad-reloj-ciclo en los pernos de la entrada-salida. El estroboscópico diferenciado de los datos (DQS, DQS#) se transmite externamente, junto con datos, foruse en recogida de datos en el receptor de la entrada de DDR3 SDRAM. DQS centro-se alinea con datafor escribe. Los datos leídos son transmitidos por el DDR3 SDRAM y borde-alineados con los estroboscópicos del thedata. El DDR3 SDRAM actúa desde un reloj diferenciado (las CK y CK#). La travesía del ALTO de CKgoing y de CK# que pasan a BAJO se refiere como el borde positivo de las CK. El control, el comando, y las señales de la dirección se registran en cada borde positivo de las CK. Los datos entrados se registran en el primer borde de levantamiento de DQS después de ESCRIBEN el preámbulo, y los datos de salida se refieren en el primer borde de levantamiento de DQS después del preámbulo LEÍDO. Explosión-se orienta la lectura y escribir accesos al DDR3 SDRAM. Los accesos comienzan en una ubicación seleccionada y continúan para un número programado de ubicaciones en un programmedsequence. Los accesos comienzan con el registro del ACTIVAN el comando, que thenfollowed por una LECTURA o ESCRIBE comando. Los pedazos de la dirección registraron coincidente con ACTIVAN comando se utilizan para seleccionar el banco y la fila que se alcanzarán. Los pedazos de la dirección registraron coincidente con la LECTURA o ESCRIBEN comandos se utilizan al banco del selectthe y a la ubicación de la columna que comenzaba para el acceso estallado. El dispositivo utiliza una LECTURA y ESCRIBE BL8 y BC4. Una función auto de la precarga puede beenabled para proporcionar una precarga uno mismo-sincronizada de la fila que se inicie en el extremo de los burstaccess. Como con RDA estándar SDRAM, la arquitectura canalizado, del multibank de DDR3 SDRAMallows para la operación concurrente, de tal modo proporcionando alto ancho de banda por precarga de la fila y tiempo de ocultación de la activación. Un uno mismo restaura modo se proporciona, junto con un poder-ahorro, modo del poder-abajo.

bloque diagrama 3.Functional
DDR3 SDRAM es un de alta velocidad, memoria de acceso aleatorio dinámica del Cmos. Internallyconfigured como COPITA de 8 bancos

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