Memoria de acceso aleatorio dinámica de los circuitos integrados de IS41LV16100C-50TLI ISSIElectronic
1.FEATURES
• Entradas y salidas compatibles de TTL; entrada-salida de triple estado
• Restaure el intervalo:
— El auto del restaura modo: ms de /16 de 1.024 ciclos
— RAS-Only, CAS-antes de-RAS (CBR), y ocultado
— El uno mismo restaura modo: ms de /128 de 1.024 ciclos
• Pinout estándar de JEDEC
• Sola fuente de alimentación:
5V ± el 10% (IS41C16100C)
3.3V ± el 10% (IS41LV16100C)
• El byte escribe y el byte leyó la operación vía dos CAS
• Gama de temperaturas industrial: -40oC a +85oC
2.DESCRIPTION
TheISSIIS41C16100CandIS41LV16100Care1,048,576
dinámica de alto rendimiento de 16 bits de x Cmos de acceso aleatorio
Memorias. Estos dispositivos ofrecen un acceso del ciclo llamaron
Modo de página extendido de la salida de los datos (EDO). EDO Page Mode
permite 1.024 accesos al azar dentro de una sola fila con
duración de ciclo del acceso tan corta como 30 ns por palabra de 16 bits. Es
asincrónico, pues no requiere una entrada de señal de reloj
para sincronizar comandos y la entrada-salida.
ThesefeaturesmaketheIS41C/41LV16100Cideallysuited
para los altos gráficos de ancho de banda, procesamiento de señales digitales,
sistemas del ordenador de alto rendimiento, y periférico
usos con los cuales corra sin un reloj para sincronizar
la COPITA.
El IS41C/41LV16100C se empaqueta en 42 un perno 400 milipulgada
SOJ y perno de 400 milipulgadas 50/44 TSOP (tipo II)
PARÁMETROS DE LA SINCRONIZACIÓN 3.KEY
CONFIGURACIONES 4.PIN 50(44) - Pin TSOP (tipo II)
BLOQUE DIAGRAMA 5.FUNCTIONAL
la descripción 6.Functional El IS41C/41LV16100C es una COPITA del Cmos optimizada para el ancho de banda de alta velocidad, usos de la energía baja. Durante la LECTURA o ESCRIBIR ciclos, cada pedazo se dirige únicamente a través de los 16 pedazos de la dirección. Éstos se entran diez pedazos (A0-A9) en el tiempo. La dirección de fila es trabada por el estroboscópico de dirección de fila (RAS). La dirección de columna es trabada por el estroboscópico de dirección de columna (CAS). RAS se utiliza para trabar los primeros nueve pedazos y CAS se utiliza para trabar los últimos nueve pedazos. El IS41C/41LV16100C tiene dos controles de CAS, LCAS y UCAS. Las entradas de LCAS y de UCAS internamente generan una señal de CAS que funciona de una manera idéntica a la sola entrada de CAS en las otras 1M x 16 copitas. La diferencia clave es que cada CAS controla su lógica de triple estado correspondiente de la entrada-salida (conjuntamente con OE y NOSOTROS y RAS). Controles i O0 de LCAS con los controles I/O8 de I/O7 y de UCAS con I/O15. La función de IS41C/41LV16100C CAS es determinada por el primer PUNTO BAJO transitioning de CAS (LCAS o UCAS) y el ALTO trasero transitioning pasado. Los dos controles de CAS dan el IS41C16100C y la LECTURA del BYTE de IS41LV16100C y el BYTE ESCRIBEN capacidades del ciclo. El ciclo de memoria del ciclo de memoria A se inicia por para traer RAS BAJO y es terminado volviendo RAS y el ALTO de CAS. A asegura la operación apropiada del dispositivo y la integridad de datos cualquier ciclo de memoria, onceinitiated, mustnotbeendedoraborted antes del tiempo mínimo de los tras ha expirado. Un nuevo ciclo no se debe iniciar hasta el trp mínimo del tiempo de la precarga, tcp ha transcurrido. El ciclo leído A leyó el ciclo es iniciado por el borde que caía de CAS u OE, último de los whicheveroccurs, dirección de whileholdingWEHIGH.Thecolumn se debe sostener por un tiempo mínimo especificado por el alquitrán. Los datos hacia fuera llegan a ser válidos solamente cuando se satisfacen el trac, el taa, el tcac y el toea todo. Como consecuencia, el tiempo de acceso es dependiente en las relaciones de la sincronización entre estos parámetros. Escriba el ciclo A escriben el ciclo es iniciado por el borde que cae CAS y de NOSOTROS, cualquiera ocurre por último. Los datos de entrada deben ser válidos en o beforethefallingedgeofCASorWE, whicheveroccursfirst. El auto restaura el ciclo para conservar los datos, 1.024 restaura ciclos se requiere en cada uno período de 16 ms. Hay dos maneras de restaurar la memoria. 1. Registrando cada uno de las 1.024 direcciones de fila (A0 con A9) con RAS por lo menos una vez que cada máximo tref. Cualquier lectura, escribe, lectura-modifica-writeorRAS-onlycyclerefreshestheaddressed fila. 2. Usando a CAS-antes de-RAS restaure el ciclo. ThefallingedgeofRAS de CAS-beforeRASrefreshisactivatedby, mientras que sostiene CAS BAJO. En CAS-antes de-RAS restaure 9 internos cyclean que el contador de pedazo proporciona las direcciones de fila y se ignoran las entradas externas de la dirección. CAS-antes de-RAS es restauran-solamente modo y no se permite ningún acceso a datos o selección del dispositivo. Así, sigue habiendo la salida en el alto-z estado durante el ciclo. El uno mismo restaura el ciclo que el uno mismo restaura permite al usuario una dinámica restaura, modo de la retención de los datos en el extendido restaura el período del ms 128 es decir, 125 µs por fila cuando usando CBR distribuido restaura. La característica también no prohibe a usuario la opción de un completamente estático, modo de la retención de los datos de la energía baja. El uno mismo opcional restaura la característica es iniciado realizando un CBR restaura el ciclo y llevar a cabo el PUNTO BAJO de RAS para el tRAS especificado. El uno mismo restaura modo es terminado conduciendo el ALTO de RAS por un tiempo mínimo del retraso de tRP.This tiene en cuenta la realización de cualquier interno restaura los ciclos que pueden estar en proceso a la hora de la Bajo-a-ALTA transición de RAS. Si el regulador de la COPITA utiliza distribuido restaure la secuencia, una explosión restauran no se requiere sobre la salida de uno mismo restauran. Sin embargo, el iftheDRAMcontrollerutilizesaRAS-onlyorburst restaura secuencia, las 1.024 filas se debe restaurar dentro de la frecuencia de actualización interna media, antes de la reanudación de la operación normal. Los datos extendidos fuera de la operación del modo de página de EDO del modo de página permiten que las 1.024 columnas dentro de una fila seleccionada sean alcanzadas aleatoriamente a una alta tarifa de datos. En el modo de página de EDO leído el ciclo, los datos-hacia fuera se lleva a cabo al borde que cae del ciclo siguiente de CAS, en vez del borde de levantamiento. Por este motivo, el tiempo válido de la salida de datos en modo de página de EDO se prolonga comparado con el modo de página rápido. En el modo de página rápido, el tiempo válido de la salida de datos llega a ser tan más corta que la duración de ciclo de CAS llega a ser más corta. Por lo tanto, en modo de página de EDO, el margen que mide el tiempo en ciclo leído es más grande que el del modo de página rápido incluso si la duración de ciclo de CAS llega a ser más corta. En el modo de página de EDO, debido a la función extendida de los datos, la duración de ciclo de CAS puede ser más corta que en el modo de página rápido si el margen que mide el tiempo es lo mismo. TheEDOpagemodeallowsbothreadandwriteoperations durante un ciclo de RAS, pero el funcionamiento es equivalentes al del modo de página rápido en ese caso. Poder-en durante Poder-en, RAS, UCAS, LCAS, y NOSOTROS deben seguir todo con Vdd (ALTO) para evitar oleadas actuales, y permiten que la inicialización continúe. Una pausa inicial de 200 µs se requiere seguida por un mínimo de ocho ciclos de la inicialización (cualquier combinación de ciclos que contienen una señal de RAS).
Q1. ¿Cuál es sus términos de embalar?
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Si usted ha registrado legalmente patente, podemos embalar las mercancías en sus cajas calificadas después de conseguir sus letras de la autorización.
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